delay test generation for processors combining rtl and gate level netlist

  • RTL和门级结合的处理器时延测试产生方法
  • 来源:互联网摘选更新时间:2026-07-13 14:42:00

  • 重点词汇
  • Delay[人名] [爱尔兰姓氏] 迪莱 Dunleavy的变体;
  • FORabbr.Free on Rail 铁路[火车上]交货(价格);
  • RTL寄存器传输级;从右到左;保留时间锁定;寄存器级;卢森堡广播电视台
  • netlist连线表
  • leveln. 水平,水准;水平线,水平面;水平仪;[物]电平;
  • andconj. 和;与;而且;于是;然后
  • test generation测试生成
  • Andabbr.Andorra 安道尔;Andaman Islands 安达曼群岛;Andromeda 安多米达(埃塞俄比亚公主);Andalucía 安达卢西亚;
  • rtlabbr.register transfer language 寄存器传送语言;reinforced tile lintel 加筋砖过梁;resistor-transistor logic 电阻-晶体管逻辑;
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study on a high-level synthesis-based rtl synthesis object and its methods

基于高级综合的RTL综合对象及方法的研究

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rtl property checking based on linear programming

基于线性规划的RTL性质验证研究

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optimization of architecture for viterbi decoder on rtl design stage

Viterbi解码器RTL级设计优化

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in the logical design, an ip rtl description and function simulation are completed.

在逻辑设计中,完成了IP的RTL级的功能描述、功能仿真以及逻辑综合。

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the two algorithms generate tests for rtl circuits by test sets for modules.

这两个算法主要通过对电路按结构、功能划分为功能模块,然后利用功能模块的测试集进行RTL电路测试产生。

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warrants for rtl are analyzed in view of safety and traffic operation efficiency.

从安全和交通效率两个方面研究左转相位的设置。

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automatically extracting sequential information of integrate circuits based on rtl

自动提取RTL级集成电路时序信息

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the rtl design of the module is completed using verilog.

针对该芯片的架构,提出了缓冲器管理单元的设计方案,并应用Verilog语言完成了该单元的RTL级设计。

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( 4) giving the set of the general rtl components;

给出RTL通用元件集;

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fault number prediction and fault coverage calculation in pure rtl

完全RTL的故障数目预测及故障覆盖率计算

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equivalence checking between system level model and rtl implementation

系统级模型与RTL实现的等价性验证方法

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rtl 8019 as and its application in embedded ethernet system

RTL8019AS及其在嵌入式以太网系统中的应用

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test method of dsp chip rtl based on xml

基于XML的DSP芯片RTL级测试方法

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accelerating rtl quality assessment method based on cad tools

基于CAD工具的集成电路RTL质量快速评估方法

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realization of sequential logic synthesis in rtl synthesis system design

RTL综合系统设计中时序逻辑综合的实现方法

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research on how to use tool to do rtl synthesis

怎样能更好地应用工具进行RTL综合研究

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sequential logic synthesis is an important part of rtl synthesis system design.

时序逻辑综合是RTL综合系统设计中的一个重要部分。

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the ic design method base on rtl has been widely used.

集成电路设计在寄存器传输级的设计方法已经非常成熟。

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research on rtl fault models and test generation

集成电路寄存器传输级故障模型与测试生成研究

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on the basis of analysis and summary of the disciplinarian of rtl behavior description and the limitation of logic synthesis, this paper discusses indispensability, feasibility, validity of format discriminance, and puts forward a simple method to implement format discriminance.

在分析和总结寄存器传输级行为描述规律以及逻辑综合局限性的基础上,论述格式判别的必要性、可行性、有效性,提出一种易于实现的格式判别方法。

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