The phase jitter of output signal of the PLL ( phase locked loop ) frequency doubler is analyzed.
定量分析了数字式锁相 倍频器 输出信号的相位抖动.
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衡量时钟信号的噪声主要有两个指标，一个是相位噪声，另一个是抖动。
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Design of SDH/ SONET Tributary Clock Jitter Attenuation Digital Phase Lock Loop
SDH/SONET支路时钟抖动衰减数字锁相环设计
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The clock used should be free from significant phase or frequency jitter.
应用的时钟应没有重大的周期或频率的跳动。
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Normally, a phase-locked loop has a very narrow loop bandwidth for good jitter attenuation.
用于光纤传输系统的CRC必须满足抖动要求。如果用简单的锁相环（PLL）来满足这一要求的话，将意味着非常窄的环路带宽和非常小的锁定范围。
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ADC的孔径抖动必需尽可能的小，而且要使用低相位噪声的石英晶体振荡器作为采样时钟发生器。
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Additionally, delay-locked loops usually offer better jitter performance than phase-locked loops.
同时, 延迟锁定回路较锁相回路提供更好的抖动效能.
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The SSB phase noise and timing jitter are further analyzed in this experiment.
在这实验，相位杂讯和时序抖动被进一步做分析。
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高速 、低抖动电荷泵锁相环的设计与实现是论文的中心.
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This paper describes an algorithm using digital phase locked loop ( DPLL) to reduce timing jitter.
本文介绍了通过数字锁相环（DPLL）减弱定时抖动的分析计算方法。
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